Cadence FPGA System Planner(FSP)是一款完整性高的FPGA-PCB系統(tǒng)化協(xié)同設(shè)計工具。此次主要為大家介紹FPGA System Planner的基本情況，詳見原文。
在較新的FPGA設(shè)計中幾乎有超過千個可編程的I/O引腳，若再包含多個FPGA時，工程師就會遇到初期規(guī)劃I/O引腳，并配合后期layout placement時該如何最佳化的瓶頸及困難。Cadence OrCAD and Allegro FPGA System Planner便可滿足較復(fù)雜的設(shè)計及在設(shè)計初級產(chǎn)生最佳的I/O引腳規(guī)劃，并可透過FSP做系統(tǒng)化的設(shè)計規(guī)劃，同時整合logic、schematic、PCB同步規(guī)劃單個或多個FPGA pin的最佳化及l(fā)ayout placement，借由整合式的界面以減少重復(fù)在design及PCB Layout的測試及修正的過程及溝通時間，甚至透過最佳化的pin mapping、placement后可節(jié)省更多的走線空間或疊構(gòu)，F(xiàn)SP不僅能加快產(chǎn)品上市時間，還能夠節(jié)省設(shè)計成本。
Specifying Design Intent
在FSP整合工具內(nèi)可直接由零件庫選取要擺放的零件，而這些零件可直接使用PCB內(nèi)的包裝，預(yù)先讓我們同步規(guī)劃FPGA設(shè)計及在PCB的placement。
