大多數(shù) FPGA 設(shè)計(jì)人員都充滿熱情地開展專業(yè)化問題解決和創(chuàng)造性工作，當(dāng)然，他們工作壓力也相當(dāng)大，工作流程也非常單調(diào)乏味。幸運(yùn)的是，EDA 公司和 FPGA 廠商不斷開發(fā)新的工具和方法，推進(jìn)繁瑣任務(wù)的自動(dòng)化，幫助設(shè)計(jì)團(tuán)隊(duì)集中精力做好創(chuàng)造性工作。下面我們就來看看 FPGA 工具流程的演進(jìn)發(fā)展，了解一下現(xiàn)代 FPGA 團(tuán)隊(duì)是如何利用 RTL分析、約束生成和綜合導(dǎo)向來減少設(shè)計(jì)迭代的。
如果您已經(jīng)是一名 FPGA 設(shè)計(jì)專業(yè)人士，那么將擁有輝煌的職業(yè)發(fā)展前景，因?yàn)樵絹碓蕉鄠鹘y(tǒng)上需要 ASIC 實(shí)現(xiàn)的設(shè)計(jì)現(xiàn)已改用 FPGA。隨著新一代芯片工藝技術(shù)的推出，設(shè)計(jì) ASIC的成本正呈幾何級(jí)數(shù)增加。與此同時(shí)，F(xiàn)PGA 廠商則能利用最新工藝技術(shù)實(shí)現(xiàn)新一代產(chǎn)品，且不會(huì)讓客戶承擔(dān)過重的成本負(fù)擔(dān)。
但不容樂觀的是，F(xiàn)PGA 設(shè)計(jì)相當(dāng)復(fù)雜，需要跟 ASIC 流程一樣復(fù)雜的工具流程，這往往需要整個(gè)設(shè)計(jì)團(tuán)隊(duì)的共同努力才能完成，而不能光靠一名設(shè)計(jì)人員。因此，F(xiàn)PGA 設(shè)計(jì)團(tuán)隊(duì)在著手ECO 或新項(xiàng)目之前應(yīng)認(rèn)真分析現(xiàn)有的工具套件。那么好消息呢?就是新一代EDA 工具如雨后春筍般涌出，可助他們一臂之力。設(shè)計(jì)人員可選擇采用標(biāo)準(zhǔn)數(shù)據(jù)格式且易于安裝和使用的工具，簡化流程集成工作，而且能夠在選定的平臺(tái)(不管是 Windows 還是 Linux)上實(shí)現(xiàn)本機(jī)運(yùn)行。
FPGA 工具流程的發(fā)展演進(jìn)
這些年來，F(xiàn)PGA 設(shè)計(jì)日趨復(fù)雜，工具流程也隨之發(fā)展，而且越來越像 ASIC流程。上世紀(jì) 90 年代，F(xiàn)PGA 流程(見圖 1 的流程 A)跟當(dāng)時(shí)的簡易 ASIC 流程一樣，最初以 RTL 為基礎(chǔ)，并采用綜合及布局布線工具。隨著設(shè)計(jì)變得進(jìn)一步復(fù)雜化，F(xiàn)PGA 團(tuán)隊(duì)在流程中增加了時(shí)序分析功能，幫助客戶確保設(shè)計(jì)能按指定的頻率運(yùn)行。今天的 FPGA已經(jīng)發(fā)展為龐大的系統(tǒng)平臺(tái)，設(shè)計(jì)團(tuán)隊(duì)通常要通過 RTL 分析來最小化設(shè)計(jì)迭代，并確保設(shè)計(jì)能夠?qū)崿F(xiàn)相應(yīng)的性能目標(biāo)。
