本文介紹了利用現(xiàn)代FPGA架構(gòu)的先進性能管理PCB復(fù)雜性的新方法，即可以減少PCB布線的擁塞，減少設(shè)計反復(fù)、重新設(shè)計的次數(shù)以及削減層和元件的數(shù)量。同時也概述了利用FPGA的靈活I(lǐng)/O特性降低PCB制造成本的方法。
內(nèi)置嵌入式處理器、DSP和存儲器模塊的高端FPGA有替代整個ASIC的趨勢。最新的FPGA器件能夠?qū)ｉT利用多個通用I/O管腳來創(chuàng)建更寬的配置總線，從而加快編程時間，而這些引腳在配置完成后仍可作為正常的I/O管腳使用。器件復(fù)雜度的增加意味著引腳數(shù)量的增加，這會提高在PCB上集成這些器件的難度和成本。設(shè)計小組必須認(rèn)真應(yīng)對這一挑戰(zhàn)，以確保使用這些新的可編程器件時不會影響到產(chǎn)品的成本和上市時間。
引腳數(shù)量超過1,000的FPGA會給電路板設(shè)計帶來很大的麻煩。采用人工方式對這么多數(shù)量的引腳進行布局和布線是非常低效的，特別是當(dāng)FPGA設(shè)計有稍許修改時會造成費時的電路板設(shè)計反復(fù)。盡管引腳數(shù)量提高了，封裝上的引腳間距仍保持不變，但PCB上的引腳密度卻有顯著的增加。隨之產(chǎn)生的布線擁塞意味著大多數(shù)PCB設(shè)計師必須具備高密度互連(HDI)制造工藝方面的豐富經(jīng)驗。包含高數(shù)量引腳FPGA器件的PCB需要更多層的電路板，底線是每增加一層，制造成本增加10%到20%。
理想的I/O標(biāo)準(zhǔn)選擇和配置必須考慮PCB的電氣特性。最新FPGA器件的高速串行I/O使得FPGA和系統(tǒng)板之間的接口成為特別棘手的問題。例如數(shù)千兆位收發(fā)器(MGT)技術(shù)旨在顯著縮短數(shù)據(jù)路徑，同時戲劇性地提高吞吐量。然而這些高速I/O會帶來新的挑戰(zhàn)。設(shè)計師現(xiàn)在不是擔(dān)心系統(tǒng)時序、上沖/下沖、串?dāng)_和正確端接，而是關(guān)心介電損耗、趨膚效應(yīng)和確定性/隨機性抖動問題及其對碼間干擾的影響。
數(shù)千兆位差分信號的信號劣化和衰減主要有三大原因：介電損耗(是長度和板材的函數(shù))、過孔損耗和連接器損耗。根據(jù)具體物理位置的不同，每個過孔的損耗將在0.5dB到1dB之間，而總的損耗裕量只不是10dB到15dB之間。因此，大多數(shù)FPGA制造商推薦將數(shù)千兆位收發(fā)器放置在FPGA的四周，以避免打孔到內(nèi)部信號層。根據(jù)FPGA制造商的規(guī)范要求，仔細(xì)的堆疊規(guī)劃對這些信號而言至關(guān)重要，以便達到仔細(xì)校準(zhǔn)過的差分阻抗。
為了進一步解決好問題，F(xiàn)PGA I/0設(shè)計是靈活的。其它任何硅片技術(shù)都無法提供像FPGA器件這樣靈活的接口特性。過去由于電路板設(shè)計和FPGA設(shè)計小組沒有取得I/O設(shè)計的同步致使許多PCB 需要重新設(shè)計的情況時有發(fā)生。具有I/O新功能的高引腳數(shù)量器件會顯著地增加PCB制造成本和整體上市時間，在這種情況下，借鑒本文推薦的解決方案就能夠跨越FPGA和PCB設(shè)計流程之間的日漸變寬的溝壑。
傳統(tǒng)的突破
FPGA設(shè)計流程采用的方法基于硬件描述語言，而PCB仍采用原理圖輸入方法。對復(fù)雜度不高的器件來說，傳統(tǒng)流程是可以接受的，F(xiàn)PGA和PCB可以在不同的設(shè)計環(huán)境中分別進行設(shè)計。然而，這種傳統(tǒng)的FPGA和PCB設(shè)計小組獨立工作模式帶來的是以下這種串行步驟：
1. FPGA設(shè)計師定義設(shè)計的頂層模塊，并建立邏輯信號;
2. FPGA設(shè)計師在FPGA綜合步驟中鎖定一些特殊信號(時鐘信號、專門的高速信號);
3. FPGA供應(yīng)商的布局布線軟件自動將其它的FPGA頂層信號分配到物理器件管腳，并創(chuàng)建FPGA引腳映射文件;
4. FPGA小組將引腳映射信息發(fā)送給PCB設(shè)計小組，同時庫管理員創(chuàng)建FPGA器件的定義;
5. PCB設(shè)計師創(chuàng)建FPGA的符號并將它引入PCB原理圖設(shè)計;
6. 根據(jù)PCB的原理圖進行PCB的布局布線。
將FPGA I/O設(shè)計數(shù)據(jù)傳送到PCB流程通常需要人工進行數(shù)據(jù)的重新輸入(介于步驟3和4之間)。每個引腳有很多屬性，包括邏輯信號名、物理引腳號、引腳方向、引腳組(引腳交換組)、FPGA器件普通引腳名稱和差分信號引腳對等。這樣，有一千個引腳的器件意味著PCB庫管理員需要無任何差錯地輸入6,000個數(shù)據(jù)。為了適合原理圖紙張的大小，高引腳數(shù)量的符號通常需要被分割成若干部分。這些部分的符號創(chuàng)建和管理工作需要花數(shù)天到數(shù)周的時間。每次FPGA到信號引腳映射關(guān)系的修改所導(dǎo)致的原理圖連接更新同樣也是一個漫長又容易出錯的過程。如果邏輯信號名和物理引腳號在FPGA流程和PCB流程之間沒有得到同步，那么放置在PCB上的FPGA就可能無法正常工作。
在典型的FPGA布局布線流程中，I/O設(shè)計肯定是要修改的，因為布局布線需要“I/O自由分配”以滿足FPGA的時序約束條件。FPGA設(shè)計師必須采取額外的步驟鎖定I/O設(shè)計，以便設(shè)計進展時能保持不變。由于在PCB設(shè)計時整合高數(shù)量引腳FPGA器件的代價非常高，設(shè)計小組經(jīng)常在設(shè)計過程的早期就鎖定FPGA的I/O設(shè)計。I/O設(shè)計的鎖定在降低FPGA-PCB的整合維護成本的同時，也失去了降低PCB制造成本的機會。許多設(shè)計小組很早就鎖定了I/O分配，隨后卻發(fā)現(xiàn)為了滿足PCB布線或性能要求必須改變FPGA I/O的設(shè)計。由于沒有充分準(zhǔn)備好有效地應(yīng)對FPGA I/O的變化，這些設(shè)計小組通常都造成設(shè)計延遲。
兩方面的約束條件
約束條件可以分成兩個部分，即FPGA約束和PCB版圖約束。FPGA約束條件包括設(shè)計的時序要求(時序約束)、器件的規(guī)模和架構(gòu)(布線約束)以及應(yīng)用于I/O緩存的I/O標(biāo)準(zhǔn)(I/O約束)。引入可配置的I/O ASIC宏單元意味著每個器件具有更大的靈活性，可以支持更廣泛的信令標(biāo)準(zhǔn)，但這也會造成緊密相鄰的器件應(yīng)采用哪個標(biāo)準(zhǔn)的約束情況。為了最大化這樣的靈活性，可以將器件信號分成若干I/O組，從而使分配規(guī)則進一步復(fù)雜。每一種約束都會影響I/O的分配。
在電路板設(shè)計這邊，最佳的I/O分配取決于可用布線層的數(shù)量和PCB上器件的方位(布線約束)。除了布線約束外，PCB版圖必須滿足信號完整性(SI)和整個系統(tǒng)設(shè)計的時序約束條件(SI和時序約束)。由于這些SI和時序約束會限制電路板上走線的長度、空隙和其它物理參數(shù)，因此也會影響I/O端口的引腳位置。下面列出了可能會影響I/O設(shè)計的一些約束條件：
* FPGA時序
* FPGA可布線性
* FPGA I/O
* PCB可布線性
* PCB SI和時序
因為這些約束條件是由不同的設(shè)計師管理的(例如FPGA、PCB和SI設(shè)計師)，又會影響到相同的I/O分配過程，因此很難協(xié)調(diào)。
橋接FPGA-PCB設(shè)計流程
FPGA設(shè)計師必須滿足綜合和布局布線約束以符合時序規(guī)定要求，而PCB設(shè)計師必須在后端約束設(shè)計以便滿足系統(tǒng)級的時序和SI要求。隨著設(shè)計復(fù)雜性的提高，這些約束在兩個設(shè)計流程之間可能發(fā)生沖突。
第一個需要解決的問題是加強兩個設(shè)計小組之間的溝通。另外一個關(guān)鍵的課題是確保HDL、FPGA和PCB環(huán)境中所使用的工具套件的一致性?；谡Z言的FPGA HDL描述必須被正確地描述成包含引腳分配數(shù)據(jù)的原理圖符號，并保持與PCB版圖工具的正確鏈接。最后，這兩個設(shè)計領(lǐng)域必須通過PCB上正確的FPGA引腳分配來保持同步，并以原理圖符號和PCB外形數(shù)據(jù)庫來進行表示，即使是不同的設(shè)計小組使用完全不同的工具套件也應(yīng)如此。
例如，為了滿足嚴(yán)峻的上市時間目標(biāo)，一塊PCB可能包含多個并行設(shè)計的高引腳數(shù)FPGA。每個FPGA封裝內(nèi)引腳輸出的變化必須連續(xù)反饋給PCB原理圖和版圖設(shè)計數(shù)據(jù)庫。PCB的高速SI分析工具必須能夠訪問I/O收發(fā)器的驗證模型。為了完整或滿足高速時序要求的PCB布線也可能要求FPGA引腳輸出的調(diào)整。在這雙重跟蹤過程中，F(xiàn)PGA設(shè)計師可以使用來自EDA供應(yīng)商和FPGA供應(yīng)商的工具。PCB設(shè)計師可以使用另外一家EDA供應(yīng)商的工具，而這一工具不必與FPGA工具供應(yīng)商提供的工具相同。
