1. 摘 要
當(dāng)FPGA設(shè)計(jì)面臨到高級(jí)接口的設(shè)計(jì)問(wèn)題時(shí)，EMA的TimingDesigner可以簡(jiǎn)化這些設(shè)計(jì)問(wèn)題，并提供對(duì)幾乎所有接口的預(yù)先精確控制。從簡(jiǎn)單SRAM接口到高速同步接口，TimingDesigner允許設(shè)計(jì)者在設(shè)計(jì)流程的初期就判斷出潛在的時(shí)序問(wèn)題，因而可以提供最大的機(jī)會(huì)在第一時(shí)間解決時(shí)序問(wèn)題。在設(shè)計(jì)過(guò)程的早期檢測(cè)到時(shí)序問(wèn)題，不僅節(jié)省時(shí)間，而且可以更容易的實(shí)施設(shè)計(jì)方案。EMA的設(shè)計(jì)自動(dòng)化工具--TimingDesigner，允許創(chuàng)建交互式時(shí)序圖來(lái)獲取接口規(guī)范，分析組件接口時(shí)序的特點(diǎn)，在項(xiàng)目工程師團(tuán)隊(duì)中溝通設(shè)計(jì)要求3002
2. 導(dǎo) 言
FPGA的設(shè)計(jì)與高速接口技術(shù)可以幫助你滿足今天的市場(chǎng)要求，但也提出了一些有趣的設(shè)計(jì)挑戰(zhàn)。為了確保存儲(chǔ)器接口的數(shù)據(jù)傳輸準(zhǔn)確，在超過(guò)200兆赫茲以上，根據(jù)時(shí)序分析的需要發(fā)揮更突出的作用，以識(shí)別和解決系統(tǒng)運(yùn)行的問(wèn)題。在這些頻率內(nèi)，最重要的是創(chuàng)建和控制時(shí)序空余，留下最小的空余，以確保數(shù)據(jù)采集和演示窗口的準(zhǔn)確。更快的邊緣速率同時(shí)也放大物理設(shè)計(jì)的影響，造成信號(hào)完整性問(wèn)題，對(duì)此則需要更多的沉降時(shí)間及縮小時(shí)序空余。
FPGA裝置現(xiàn)在還包括先進(jìn)的功能，支持帶有I/O單元接口的雙通道數(shù)據(jù)(DDR)和板上鎖相環(huán)(PLL)網(wǎng)絡(luò)進(jìn)行精確時(shí)鐘控制。這些在FPGA技術(shù)中的高級(jí)功能通過(guò)提供先進(jìn)的接口模塊，從而有助于減少界面設(shè)計(jì)，再加上TimingDesigner的獨(dú)特能力，在最少的時(shí)序中提供最準(zhǔn)確、有力的解決方案。本白皮書(shū)主要探討了DDR型存儲(chǔ)器接口設(shè)計(jì)中必要的時(shí)鐘偏移及數(shù)據(jù)采集的時(shí)序空余。
圖1 TimingDesigner便于捕獲設(shè)計(jì)特點(diǎn)的圖形界面窗口
3. DDR/QDR存儲(chǔ)器接口設(shè)計(jì)問(wèn)題
DDR或四倍數(shù)據(jù)速率(QDR)存儲(chǔ)設(shè)備可以提供和接受兩倍于器件時(shí)鐘頻率的源同步數(shù)據(jù)，這意味著數(shù)據(jù)在時(shí)鐘的上升緣和下降緣傳輸。此外，需要捕捉時(shí)鐘偏移調(diào)整，以確保適當(dāng)?shù)臅r(shí)鐘與數(shù)據(jù)關(guān)系。如前所述，現(xiàn)在一些FPGA裝置包括DDR接口的I/O單元和板上的PLL網(wǎng)絡(luò)。這意味著，你必須有一個(gè)方式來(lái)控制模塊的準(zhǔn)確和可靠。為了說(shuō)明這一點(diǎn)，讓我們來(lái)讀取QDR II SRAM源同步接口的設(shè)計(jì)要求看看實(shí)例。
在同步存儲(chǔ)器系統(tǒng)例如QDR SRAM中，數(shù)據(jù)是與時(shí)鐘同步的，所以存儲(chǔ)器數(shù)據(jù)要使相位必須旋轉(zhuǎn)90度。這種相位旋轉(zhuǎn)通常在有效數(shù)據(jù)窗口中進(jìn)行中心調(diào)整時(shí)鐘，是一個(gè)重要的QDR準(zhǔn)確數(shù)據(jù)采集的設(shè)計(jì)特點(diǎn)(見(jiàn)下文圖2)。如果要改變時(shí)鐘中心，我們可以通過(guò)對(duì)板上FPGA的PLL網(wǎng)絡(luò)進(jìn)行簡(jiǎn)單的延時(shí)時(shí)鐘信號(hào)來(lái)達(dá)到。
圖2 中心對(duì)齊的時(shí)鐘/數(shù)據(jù)關(guān)系
獲取數(shù)據(jù)
延遲時(shí)鐘信號(hào)可以實(shí)現(xiàn)中心對(duì)齊以避免各種溫度變化和其他類似的設(shè)計(jì)影響，可能在時(shí)鐘或數(shù)據(jù)方面會(huì)遇到一些影響，但不會(huì)很大，因此違背了接收存儲(chǔ)器的建立或保持時(shí)序的要求。在理論上，對(duì)于大部分器件，中心對(duì)齊的時(shí)鐘邊緣將最大限度地建立和保持時(shí)序，留出足夠的安全空余。然而，除非建立的需求合適于保持的需求，時(shí)鐘信號(hào)的中心對(duì)齊將提供更多的時(shí)序空余。
理想的解決辦法是為器件的建立和保持提供一個(gè)最大的安全空余，可以通過(guò)轉(zhuǎn)化平衡空余，為二者都提供相同的安全空余。為了平衡空余，我們?yōu)榻邮掌骷_定最低的有效數(shù)據(jù)窗口，在實(shí)際有效數(shù)據(jù)窗口的中心窗內(nèi)可以給我們的存儲(chǔ)器提供設(shè)計(jì)參數(shù)。
利用接收器件的最小的建立和保持時(shí)間，我們可以利用下面的公式確定最小的“安全”的有效數(shù)據(jù)窗口：
利用接收器件的最小的建立和保持時(shí)間，我們可以利用下面的公式確定最小的“安全”的有效數(shù)據(jù)窗口：
如圖3所示，在存儲(chǔ)器器件中可以看出，實(shí)際結(jié)果是在有效數(shù)據(jù)窗口中間。為了確保獲取數(shù)據(jù)，總線必須在接收器最小的有效數(shù)據(jù)窗口外的“安全”區(qū)域內(nèi)進(jìn)行轉(zhuǎn)換。根據(jù)時(shí)鐘與數(shù)據(jù)的關(guān)系，信號(hào)設(shè)計(jì)在任一區(qū)域內(nèi)，在獲取數(shù)據(jù)時(shí)，我們確保盡可能多的安全空余。
圖3 平衡實(shí)際有效數(shù)據(jù)窗口中的最小有效數(shù)據(jù)窗口
實(shí)現(xiàn)適當(dāng)?shù)臅r(shí)鐘偏移
源同步時(shí)鐘的相位偏移將有效地改變存儲(chǔ)控制器接收寄存器的最小有效數(shù)據(jù)窗口，因此將成為平衡有效數(shù)據(jù)窗口。時(shí)鐘偏移調(diào)整是FPGA裝置中PLL器件的一個(gè)組成部分。要確定偏移的值，我們必須考慮到影響信號(hào)的布線延遲和任何外部延遲。
首先，我們使用TimingDesigner通過(guò)存儲(chǔ)器數(shù)據(jù)表為QDR SRAM創(chuàng)造一個(gè)圖表(圖4)。我們利用此圖確定存儲(chǔ)器與有效數(shù)據(jù)窗口中的時(shí)鐘和數(shù)據(jù)信號(hào)時(shí)序的關(guān)系。目的是精確定義存儲(chǔ)器的信號(hào)關(guān)系，并在PCB到FPGA的設(shè)計(jì)中傳遞這種關(guān)系。
圖4 QDR存儲(chǔ)器讀取時(shí)序圖-MT54W1MH18J
從圖4可以看出在FPGA的管腳上，PCB傳播延遲與時(shí)鐘(CQ_FPGA)和數(shù)據(jù)(Q_FPGA)信號(hào)間的關(guān)系。在TimingDesigner的動(dòng)態(tài)鏈接參數(shù)表中使用單獨(dú)的變量可以輕松地獲得PCB板的延時(shí)及延遲值對(duì)相關(guān)的信號(hào)的影響?，F(xiàn)在，我們可以在適當(dāng)?shù)腇PGA裝置中，為獲取時(shí)鐘而得到內(nèi)部布線延遲和確定正確的相位偏移。
