瑞薩科技(Renesas)日前宣布開發(fā)出一種高速低功耗可合成DSP(數(shù)字信號處理器)核系統(tǒng)級芯片(SoC)器件。該DSP核采用了一種包括飽和預測器電路的新型飽和處理方法，以及可提高運行速度的分層結構布局技術。這些技術進展有助于實現(xiàn)比以前的瑞薩DSP設計快約20%的內(nèi)核速度。
用于新型特大指令字組(VLIW)型可合成DSP核的測試芯片已采用90nm CMOS工藝制造成功。該內(nèi)核可在1.2V電源電壓條件下實現(xiàn)1.047GHz的最高工作頻率。在該速度條件下執(zhí)行一次128點(tap)遠紅外(FIR)濾波器操作的功耗僅為0.10mW/MHz，內(nèi)核的硅片面積非常小巧：約為0.5mm2。
最近幾年，諸如音頻和視頻等多媒體數(shù)據(jù)的質(zhì)量和分辨率不斷增加的趨勢正在延續(xù)。這就需要以極高的速度處理大量多媒體數(shù)據(jù)。DSP能夠非常有效地處理多媒體數(shù)據(jù)，而且現(xiàn)在就可以用于許多不同的應用。隨著多媒體數(shù)據(jù)所需的處理量的持續(xù)增長，對更快的DSP的需求也在增長。尤其是，高清電視類視頻執(zhí)行位率控制的處理器不得不以超過1GHz的速度運行。與此同時，適合嵌入到數(shù)字家電和其他電子產(chǎn)品的SoC中的高速DSP必須非常小巧和低功耗。瑞薩開發(fā)的這種DSP核將嵌入各種SoC器件中，以滿足電子產(chǎn)品和系統(tǒng)的下一代多媒體處理應用需求。
DSP可執(zhí)行大量乘加環(huán)路操作。它們使用保護位來防止算術運算期間的溢出，并進行有效的數(shù)據(jù)處理。當DSP把一個保護位數(shù)據(jù)轉換為非保護位數(shù)據(jù)時，就會發(fā)生溢出，該數(shù)據(jù)被轉換為一個指定的最大值或最小值。飽和電路的作用是執(zhí)行溢出檢測的重要功能。瑞薩科技已開發(fā)出一種新型飽和電路。
在一個傳統(tǒng)的飽和電路中，在加法運算完成后，就需要執(zhí)行飽和運算。如果沒有發(fā)現(xiàn)飽和，飽和電路就會指示算術電路的末級輸出由加法器產(chǎn)生的結果。如果發(fā)現(xiàn)了飽和，飽和電路就會同樣指示末級輸出最大值或最小值。由于這些運算必須按照順序一個接一個地執(zhí)行，所有它們也成了實現(xiàn)高速處理的障礙。
相比之下，新開發(fā)的技術則是采用以下的運算方法：
(a)在數(shù)據(jù)輸入到加法器的同時，檢查電路利用前導零預測(LZA)來預測是否會發(fā)生飽和。
(b)預測與加法同時發(fā)生?；陬A測結果，預測器電路指示算術電路的末級輸出由加法器產(chǎn)生的結果，或者輸出指定的最大值或最小值。平行運行的加法器和飽和預測器電路使處理速度比傳統(tǒng)設計提高了10.5%。
此外，傳統(tǒng)布局的功能模塊周圍有一種分層結構。這就是“關鍵路徑”，當布線長度比較長時其速度就出現(xiàn)了問題。在開發(fā)新型DSP時，瑞薩科技分析了對速度至關重要的關鍵路徑，然后創(chuàng)建了一個專門優(yōu)化運行速度的分層結構。這種優(yōu)化旨在縮短關鍵路徑的布線長度。特別地，該關鍵路徑不是通過多個模塊進行布線的，算術單元及其連接它的控制線等旁路電路都捆扎在一個模塊中。仿真顯示，這種優(yōu)化結構的速度可以比傳統(tǒng)設計提高9.3%。
