信號發(fā)生器又稱信號源或振蕩器，在生產(chǎn)實(shí)踐和科技領(lǐng)域中有 著廣泛的應(yīng)用。能夠產(chǎn)生多種波形，如三角波、鋸齒波、矩形波(含方波)、正弦波的電路被稱為函數(shù)信號發(fā)生器。函數(shù)信號發(fā)生器的實(shí)現(xiàn)方法通常是采用分立元件或單片專用集成芯片，但其頻率不高，穩(wěn)定性較差，且不易調(diào)試，開發(fā)和使用上都受到較大限制。隨著可編程邏輯器件(FPGA)的不斷發(fā)展，直接頻率合成 (DDS)技術(shù)應(yīng)用的愈加成熟，利用DDS原理在FP-GA平臺上開發(fā)高性能的多種波形信號發(fā)生器與基于DDS芯片的信號發(fā)生器相比，成本更低，操作更加靈活，而且還能根據(jù)要求在線更新配置，系統(tǒng)開發(fā)趨于軟件化、自定義化。本文研究了基于FPGA的DDS信號發(fā)生器設(shè)計(jì)，實(shí)現(xiàn)了滿足預(yù)定指標(biāo)的多波形輸出。
1 DDS基本原理
DDS建立在采樣定理基礎(chǔ)上，首先對需要產(chǎn)生的波形進(jìn)行采樣，將采樣值數(shù)字化后存入存儲器作為查找表，然后通過查表讀取數(shù)據(jù)，再經(jīng)D/A轉(zhuǎn)換器轉(zhuǎn)換為模擬量，將保存的波形重新合成出來。DDS基本原理框圖如圖1所示。
除了濾波器(LPF)之外，DDS系統(tǒng)都是通過數(shù)字集成電路實(shí)現(xiàn)的，易于集成和小型化。系統(tǒng)的參考時(shí)鐘源通常是一個(gè)具有高穩(wěn)定性的晶體振蕩器，為各組成部分提供同步時(shí)鐘。頻率控制字(FSW)實(shí)際上是相位增量值(二進(jìn)制編碼)作為相位累加器的累加值。相位累加器在每一個(gè)參考時(shí)鐘脈沖輸入時(shí)，累加一次頻率 字，其輸出相應(yīng)增加一個(gè)步長的相位增量。由于相位累加器的輸出連接在波形存儲器(ROM)的地址線上，因此其輸出的改變就相當(dāng)于查表。這樣就可以通過查表 把存儲在波形存儲器內(nèi)的波形抽樣值(二進(jìn)制編碼)查找出來。ROM的輸出送到D/A轉(zhuǎn)換器，經(jīng)D/A轉(zhuǎn)換器轉(zhuǎn)換成模擬量輸出。
2 系統(tǒng)總體方案設(shè)計(jì)
該設(shè)計(jì)以FPGA開發(fā)平臺為核心，將各波形的幅值/相位量化數(shù)據(jù)存儲在ROM內(nèi)，按照設(shè)定頻率，以相應(yīng)頻率控制字k為步進(jìn)，對相位進(jìn)行累加，以累加相位值作為地址碼讀取存放在存儲器內(nèi)的波形數(shù)據(jù)，經(jīng)D/A轉(zhuǎn)換和幅度控制、濾波即可得到所需波形。波形發(fā)生器采取全數(shù)字化結(jié)構(gòu)，用硬件描述語言Verilog 設(shè)計(jì)實(shí)現(xiàn)其頻率可調(diào)可顯示。經(jīng)開發(fā)平臺的D/A轉(zhuǎn)化和外加濾波整形處理波形數(shù)據(jù)，理論上能夠?qū)崿F(xiàn)任意頻率的各種波形。系統(tǒng)總體設(shè)計(jì)方框圖如圖2所示。
系統(tǒng)按工作原理和控制對象的先后分為三個(gè)功能單元：波形數(shù)據(jù)產(chǎn)生單元、D/A轉(zhuǎn)化單元和濾波整形處理單元。波形數(shù)據(jù)產(chǎn)生單元除具有波形數(shù)據(jù)輸出功能外，還有頻率設(shè)置和輸出顯示功能。波形信號頻率可設(shè)置范圍為0～99 999 999 Hz，系統(tǒng)時(shí)鐘采用外接晶體振蕩器40 MHz時(shí)鐘脈沖，頻率穩(wěn)定度優(yōu)于10-4輸出采用8位LED數(shù)碼循環(huán)動態(tài)顯示。D/A轉(zhuǎn)換單元負(fù)責(zé)對從ROM表里讀取的波形數(shù)據(jù)進(jìn)行D/A轉(zhuǎn)換，對D/A 轉(zhuǎn)換器件的選用從建立時(shí)間、位數(shù)、轉(zhuǎn)化誤差和轉(zhuǎn)換時(shí)間等四個(gè)方面考慮。濾波整形處理單元完成對D/A轉(zhuǎn)換的模擬波進(jìn)行平滑，濾除雜波和高頻干擾，補(bǔ)償頻帶 損耗和幅度損失，最終輸出低誤差、高質(zhì)量、滿足題設(shè)要求的波形。
