隨著數(shù)字技術(shù)、微機和模數(shù)轉(zhuǎn)換技術(shù)的研究與進(jìn)展，作為模擬和數(shù)字信號接口電路的模數(shù)轉(zhuǎn)換器(ADC)得到了廣泛應(yīng)用。由于ADc中的重要組成單元——采樣/保持(S/H)電路的精度和速度直接決定ADC的性能，所以設(shè)計高性能S/H電路是改善ADC性能的重要一環(huán)。目前研究S/H電路的文獻(xiàn)有不少，例如文獻(xiàn)[1]設(shè)計了電荷翻轉(zhuǎn)型S/H電路，但該文未考慮開關(guān)導(dǎo)通電阻對電路性能的影響，S/H電路具有較大的失真;文獻(xiàn)[2]設(shè)計的S/H電路雖然考慮開關(guān)對電路的影響，但未曾考慮全差分運放電路共模輸出電壓對靜態(tài)工作點的影響。為了解決傳統(tǒng)S/H電路失真大和靜態(tài)工作點不穩(wěn)定的問題，采用0.25 μm BiCMOS工藝，設(shè)計了一款高速率、高精度的10位全差分BiCMOS S/H電路。文中改進(jìn)型自舉開關(guān)電路和雙通道開關(guān)電容共模反饋電路(CMFB)設(shè)計具有創(chuàng)新性。
1 整體設(shè)計思路
圖1為s/H電路的結(jié)構(gòu)，Ucm為運放的共模輸入電壓，采樣開關(guān)N1和N2設(shè)計為圖2的自舉開關(guān)，N3～N8采用NMOS開關(guān)，以上開關(guān)在相應(yīng)的時鐘信號為高電平時閉合。當(dāng)φ1d為高電平、φ2為低電平時，輸入電壓uI通過電容CS進(jìn)行采樣;當(dāng)φ1d低電平、φ2高電平時，電路進(jìn)入保持階段，uI經(jīng)過采樣電容CS和反饋通道連接至運放輸出端，輸出端負(fù)載由CL驅(qū)動，這樣的采樣電路結(jié)構(gòu)使反饋系數(shù)接近于1。根據(jù)推導(dǎo)，在采樣階段，CMOS開關(guān)工作在線性區(qū)，采樣開關(guān)管柵-源電壓UGS與輸入電壓uI的關(guān)系為
UGS=UCP-UIsin(2πfIt)(1)
式中：UI為輸入電壓uI的幅值;fI為輸入信號頻率;UCP為采樣時鐘信號的幅值。在保持階段φ2導(dǎo)通，CS的下極板直接與運放的輸出端相連接，uI通過采樣電容傳輸至輸出端;當(dāng)采樣階段過渡到保持階段時，CMOS器件出現(xiàn)溝道電荷注入，同時在保持階段由于電容耦合，會出現(xiàn)時鐘反饋通道。因此利用下極板采樣技術(shù)降低開關(guān)動作時對采樣信號的影響，兩個階段CS上存儲的正負(fù)電荷相互抵消，從而消除了運放工作時產(chǎn)生的誤差。另外，選取合適的時間常數(shù)RC可以提高采樣速率。
2 輸入端柵-源自舉開關(guān)的設(shè)計
當(dāng)uI=UIsin(2πfIt)時，圖1中的CMOS開關(guān)N1和N2的導(dǎo)通電阻與輸入信號呈非線性關(guān)系，因此對連續(xù)時間信號采樣時，會產(chǎn)生信號失真和幅度波動，這限制了采樣速率和S/H電路的開啟時間;且CMOS開關(guān)的柵.源電壓越大，導(dǎo)通電阻越小。若將N1和N2設(shè)計為柵-源自舉開關(guān)，就能保證N1和N2的柵-源電壓不超出VDD，則導(dǎo)通電阻接近于常數(shù)并使失真降到最低。于是設(shè)計的柵.源自舉開關(guān)如圖2所示，CP為高電平時，VN1和VN2導(dǎo)通，電容C3充電至VDD，VN8和VN6導(dǎo)通，VN7關(guān)閉。CP為低電平時，VN1，VN2和VN8斷開，VP4，VH5和VN7導(dǎo)通，C3上電壓就經(jīng)過VP4，VN7和VN5加至VP5上，其柵-源電壓UGS=VDD;當(dāng)CP為高電平時，柵-源自舉開關(guān)Nl和N2導(dǎo)通，CP為低電平時柵.源自舉開關(guān)N1和N2關(guān)斷。在CP相VN6導(dǎo)通，A點電壓較高，開關(guān)VN1和VN2呈現(xiàn)阻性負(fù)載，因此存在著如圖2中虛線所示的泄漏電流ID，嚴(yán)重制約運放增益的提高。采用VP6進(jìn)行鉗位，使得CP相VN6處于關(guān)閉狀態(tài)，并使采樣開關(guān)N1和N2自舉電壓提高10%，泄漏電流減小40%。由于存在著襯偏效應(yīng)，所以N1和N2的導(dǎo)通電阻不能保持為定值，采用小尺寸的VP5不但可減小導(dǎo)通電阻，而且能改善線性度。圖2中輸出緩沖電容C4起到隔離作用。
3 全差分運放的設(shè)計
對于圖1采樣/保持電路，在φld時刻對輸入差分信號采樣，φ2時刻將前一時刻存儲于Cs上的電荷傳到輸出端，φ1為下極板采樣開關(guān)N3和N4的控制時鐘信號，它比時鐘信號φ1d延時t1，使開關(guān)N3和N4先于開關(guān)N1和N2開通或關(guān)斷。圖3為圖1電路所要求的時鐘信號：設(shè)計的S/H電路是一個零階采樣電路，因為在采樣階段N7和N8都導(dǎo)通，輸人和輸出信號具有相同的直流分量;在采樣和保持階段電壓變化不明顯，但每一個采樣階段運放的輸出電壓都要置為0 V。因此，所設(shè)計全差分運放除了具有高速、高精度性能外，還要有輸入、輸出端短路的特性。
圖4為多增益級折疊式共柵-共源運放電路，采用Q1和Q2雙極型晶體管(BJT)差動輸入方式，共柵-共源鏡像電流源VP3和VP4，VP1和VP2作為有源負(fù)載，藉此提高運放的電壓增益;采用Q3，Q4和Q5，Q6共基-共射電路作為運放的差動輸出級，以增強運放的負(fù)載驅(qū)動能力并具有高速特性;開關(guān)電容構(gòu)成共模反饋電路(CMFB)，可使運放的輸出信號和輸入信號的直流分量相等;UB1，UB2，UB3和UB4為偏置電壓。轉(zhuǎn)換時間tC和建立時間tS分別約為采樣周期TS的1/8和3/8。經(jīng)過計算，當(dāng)fS為250 MHz時，tC=0.5 ns，tS=1.5 ns。這就要求轉(zhuǎn)換速率(SR)為500 V/μs，計算公式如下：SR=UP-P/tC(式中UP-P為輸入電壓峰-峰值，UP-P=250 mV)。為使運放獲得較高的直流增益和高精度，所設(shè)計S/H電路的絕對誤差δ≤±ULSB/2，它的輸出電壓有效值U。與直流增益A、采樣電容CS及寄生電容CP的關(guān)系式為
Uo≈UI[1-(1+CP/CS)/A](2)
