繼宣布投入開(kāi)發(fā)3D IC標(biāo)準(zhǔn)后，JEDEC(固態(tài)技術(shù)協(xié)會(huì))表示，將公布首個(gè)3D IC接口標(biāo)準(zhǔn)。
在GSA的3D IC工作小組于上周舉行的會(huì)議中，英特爾的Ken Shoemaker介紹了關(guān)于WideIO存儲(chǔ)器規(guī)范在電子和機(jī)械接口方面的細(xì)節(jié)。
JEDEC已開(kāi)始發(fā)布3D IC標(biāo)準(zhǔn)，該機(jī)構(gòu)便公布了針對(duì)采用過(guò)孔硅(TSV)技術(shù)的3D芯片堆疊所制定的JEP158標(biāo)準(zhǔn)。而即將問(wèn)世的WideIO標(biāo)準(zhǔn)，看來(lái)似乎可望在SEMI、Sematech和Si2等推動(dòng)3D IC標(biāo)準(zhǔn)的競(jìng)賽中取得領(lǐng)先。
業(yè)界人士普遍認(rèn)為，LPDDR2的頻寬會(huì)在WideIO存儲(chǔ)器商用化以前便遭市場(chǎng)淘汰。而在此期間，預(yù)計(jì)LPDDR3(即LPDDR2的下一代版本)將可支持更高的操作頻率，并提供比LPDDR2更低的功耗，以填補(bǔ)此一差距。800MHz的LPDDR3要比533MHz的LPDDR2多出50%以上的頻寬，但其引腳數(shù)卻與LPDDR2相當(dāng)。
WideIO是由JEDEC工作小組JC42.6于2008年12月著手開(kāi)發(fā)，主要是針對(duì)當(dāng)前在同一封裝中整合邏輯和DRAM，以降低互連電容的3D標(biāo)準(zhǔn)所開(kāi)發(fā)。即將公布的規(guī)范定義了最多4個(gè)晶粒堆疊而成的存儲(chǔ)器立方體，可連接邏輯SoC，最大封裝尺寸為10x10x1mm。
針對(duì)WideIO的JC42.6規(guī)范了邏輯到存儲(chǔ)器接口(logic to memory interface， LMI)，是由JEDEC旗下JC42.6 (Low Power DRAM)和JC11兩個(gè)委員會(huì)所共同制定，其中JC11主要負(fù)責(zé)芯片封裝的機(jī)械標(biāo)準(zhǔn)部份。在存儲(chǔ)器邏輯和存儲(chǔ)器之間的機(jī)械接口一般稱(chēng)之為微型圓柱柵陣列(Micro Pillar Gate Array， MPGA)鏈接。
至于邏輯和存儲(chǔ)器之間的互連方式則并未指定，可以是微凸塊或微型圓柱(micro pillars)等。該標(biāo)準(zhǔn)還規(guī)范了用于測(cè)試互連連續(xù)性的邊界掃描、后組裝階段的直接存取存儲(chǔ)器測(cè)試、存儲(chǔ)器芯片中的熱傳感器位置，以及芯片到芯片間接口的精確機(jī)械布局等。
此一標(biāo)準(zhǔn)并未指定存儲(chǔ)器到邏輯的互連設(shè)計(jì)或組裝方法。同時(shí)無(wú)論在存儲(chǔ)器或邏輯芯片上，也都并未針對(duì)TSV的尺寸及位置指定互連的精確位置。另外，存儲(chǔ)器和邏輯芯片的厚度、組裝方法和后組裝測(cè)試方法也都未指定。
WideIO的詳細(xì)規(guī)范包括：
如圖2所示，WideIO定義了4個(gè)存儲(chǔ)器通道，在LMI上有1，200個(gè)連接：
- 每個(gè)通道都有6列和50行，共300個(gè)連接(193個(gè)信號(hào));
- 40nm的小型襯底/凸塊/TSV間距;
- 每通道寬128字節(jié)，總共512字節(jié);
- 每個(gè)通道均包含所有的控制、電源和接地通道
通道之間共享電源連接
- 每個(gè)通道均可獨(dú)立控制
獨(dú)立的控制、時(shí)脈和數(shù)據(jù)
- 通道之間的引腳位址對(duì)稱(chēng)
- 數(shù)據(jù)傳輸速率266mtps，SDR
總頻寬：17GB/s(每通道4.26GB/s)
WideIO的布局規(guī)劃(floor plan)同時(shí)描述了可在組裝中針對(duì)機(jī)械強(qiáng)度和晶粒的共面性選擇支持凸塊或微型圓柱。而相容的底部填充膠則可用于減輕邏輯和存儲(chǔ)器晶粒之間的應(yīng)力，同時(shí)將熱均勻地分布在晶粒表面上。也可以使用一個(gè)硅中介層(interposer)作為第四個(gè)晶粒與邏輯SoC連接的接口，以因應(yīng)熱機(jī)械方面的挑戰(zhàn)。
由于DRAM的自我刷新速率會(huì)隨溫度而變化，因此必須密切注意存儲(chǔ)器-邏輯堆疊的熱管理。為了提高產(chǎn)品可靠度，在邏輯芯片熱點(diǎn)和DRAM內(nèi)的熱感測(cè)器之間的溫度三角洲都必須設(shè)法最小化。由于其采用的制程不同，DRAM和邏輯SoC設(shè)計(jì)小組必須緊密合作，在制造‘堆疊’芯片時(shí)互相交流資訊。這個(gè)設(shè)計(jì)小組可能必須要對(duì)熱點(diǎn)設(shè)計(jì)進(jìn)行權(quán)衡，然而，這部份交換資訊的方法卻由于JEDEC并未涉及而缺乏標(biāo)準(zhǔn)化。
三星的存儲(chǔ)器立方體
2011年2月，三星(Samsung)公布了首個(gè)用TSV實(shí)現(xiàn)的mobile DRAM，該存儲(chǔ)器帶有WideIO接口(鏈接)，目前看來(lái)，該存儲(chǔ)器已經(jīng)符合了由JC42.6工作小組定義的JEDEC標(biāo)準(zhǔn)。事實(shí)上，三星也是JC42.6 WideIO工作小組的會(huì)員之一。
其晶粒面積為64.34mm 2，比1GB的LPDDR2大了25%。整顆芯片是由4個(gè)對(duì)稱(chēng)的4×64Mb陣列、周邊電路和微凸塊所構(gòu)成。為了降低功耗并支援高傳輸頻寬，該設(shè)計(jì)藉由采用44×6微凸塊襯底來(lái)減少I(mǎi)/O驅(qū)動(dòng)器加載。其微凸塊尺寸20 ×17μm，間距250μm。該公司的TSV孔徑7.5μm，電阻值0.22~0.24Ω，電容值47.4fF。
三星并未公布其WideIO DRAM的可靠性資料。依目前生產(chǎn)TSV的成本結(jié)構(gòu)來(lái)看，要制造WideIO接口的元件顯然更加昂貴，不過(guò)，這個(gè)問(wèn)題或許可藉由大量生產(chǎn)來(lái)解決。長(zhǎng)遠(yuǎn)看來(lái)，該技術(shù)確實(shí)具備著降低成本及提供更高性能的潛力。
本文小結(jié)
對(duì)整合邏輯和存儲(chǔ)器的3D IC而言，首個(gè)針對(duì)WideIO的商用化標(biāo)準(zhǔn)至關(guān)重要。盡管技術(shù)上的創(chuàng)新從不停歇，但現(xiàn)階段在異質(zhì)堆疊元件的設(shè)計(jì)團(tuán)隊(duì)之間仍然缺乏可交換設(shè)計(jì)數(shù)據(jù)的標(biāo)準(zhǔn)。此外，降低成本和改善制程也是未來(lái)必須努力的主要方向。
本文感謝Ken Shoemaker提供LMI接口相關(guān)資訊。
作者簡(jiǎn)介：MP Divakar是一位硅谷的工程師，專(zhuān)長(zhǎng)于半導(dǎo)體后段、封裝、熱管理和測(cè)試等領(lǐng)域。除了設(shè)立兩家新創(chuàng)公司，他對(duì)IEEE通訊和電力電子協(xié)會(huì)貢獻(xiàn)良多。他也常在電子工程專(zhuān)輯美國(guó)網(wǎng)站發(fā)表評(píng)論。
