基于EMIF接口的DSP控制系統(tǒng)設(shè)計(jì)

2013-08-20 15:24 來(lái)源:電子信息網(wǎng) 作者:鈴鐺

提出一種DSP 通過(guò)EMIF 接口控制復(fù)雜系統(tǒng)的方案。通過(guò)將DSP 芯片連接多片F(xiàn)PGA,并利用FPGA 與各種外部芯片連接,使得DSP 通過(guò)EMIF 接口就能控制各種芯片,實(shí)現(xiàn)復(fù)雜系統(tǒng)的控制。這樣節(jié)省DSP 的引腳資源,使DSP 的運(yùn)算功能得以更充分的發(fā)揮。

隨著信息技術(shù)的發(fā)展,數(shù)字信號(hào)處理技術(shù)成為數(shù)字化社會(huì)最重要的技術(shù)之一。由于數(shù)字信號(hào)處理器(DSP)速度快,穩(wěn)定性高,功耗小,近些年來(lái)在通信、圖像處理、自動(dòng)控制等領(lǐng)域中得到了廣泛的應(yīng)用。其中,美國(guó)德州儀器公司(TI)的TMS320 系列DSP 占據(jù)了世界DSP 市場(chǎng)的主要份額,TI 也因此成為了世界上最大的DSP 制造商。本系統(tǒng)采用了TMS320C6722 浮點(diǎn)型DSP芯片。

EMIF接口(External Memory Interface)是TMS320 系列DSP上具有的一種高速接口,其設(shè)計(jì)初衷是實(shí)現(xiàn)DSP 與不同類型的外部擴(kuò)展存儲(chǔ)器(如 SDRAM,F(xiàn)LASH 等)之間的高速連接。在當(dāng)前的一些應(yīng)用中,為了更充分的應(yīng)用DSP的運(yùn)算能力,擴(kuò)展其引腳資源,工程師們常用EMIF接口連接FPGA,再通過(guò)FPGA與多種外部設(shè)備相連。這樣,F(xiàn)PGA成為了一個(gè)中轉(zhuǎn)站,各種數(shù)字芯片的數(shù)據(jù)都可以通過(guò)FPGA傳輸至DSP.對(duì)于更加復(fù)雜的系統(tǒng),當(dāng)一塊FPGA 芯片的引腳資源都被用盡時(shí),可以在DSP 的EMIF接口上連接多塊FPGA芯片,再將功能各異的芯片連接至FPGA.這樣,DSP 芯片僅通過(guò)EMIF 接口就能實(shí)現(xiàn)對(duì)復(fù)雜系統(tǒng)的控制。


1


1 基于EMIF 接口的DSP+FPGA 系統(tǒng)實(shí)現(xiàn)

1.1 系統(tǒng)架構(gòu)

圖1 是所使用的系統(tǒng),DSP芯片通過(guò)EMIF接口連接了2 片F(xiàn)PGA,其中EP2C8F256I8 主要負(fù)責(zé)DSP核心處理所需數(shù)據(jù)的交換,連接了FLASH 芯片,SDRAM芯片,A/D 芯片。另一塊FPGA 芯片EP2C8F144I8 負(fù)責(zé)與外部通信,連接了USB 接口芯片,I2C通信芯片和CAN總線通信芯片。

TMS320C6722 型DSP的EMIF接口設(shè)計(jì)初衷是與外部擴(kuò)展存儲(chǔ)器連接,EMIF接口有兩種工作方式:SDRAM工作模式與異步工作模式。SDRAM工作模式是專為 SDRAM設(shè)計(jì)的同步工作模式,EMIF接口能自動(dòng)給SDRAM進(jìn)行刷新;異步工作模式是與SRAM、FLASH等異步器件工作時(shí)采用的模式。


2副本


圖2 所示是DSP 與一片F(xiàn)PGA 的接口連接圖,DSP 與多片F(xiàn)PGA連接時(shí),接口可以按圖的方式復(fù)用,TMS320C6722 型DSP的EMIF 接口有14 根地址線,與不同F(xiàn)PGA進(jìn)行通信時(shí),要使用不同的地址。

1.2 DSP 與FPGA 通信時(shí)序

1.2.1 異步讀操作

3



DSP發(fā)出對(duì)FPGA的讀申請(qǐng)時(shí),就會(huì)進(jìn)行異步讀操作。當(dāng)讀操作不能在外部器件的一個(gè)訪問周期內(nèi)完成時(shí),EMIF就會(huì)進(jìn)行多個(gè)周期的操作,直到完成整個(gè)申請(qǐng)。

一個(gè)EMIF讀操作分為建立時(shí)間、觸發(fā)時(shí)間和保持時(shí)間三部分。在建立時(shí)間開始時(shí),EM_CS[2]片選信號(hào)拉低,同時(shí)地址線EM_A 與EM_BA 給出所讀取數(shù)據(jù)的地址。觸發(fā)時(shí)間開始時(shí),EM_OE信號(hào)拉低,同時(shí)FPGA在EM_D信號(hào)線上傳輸數(shù)據(jù),DSP將在觸發(fā)時(shí)間的最后一個(gè)時(shí)鐘處對(duì)數(shù)據(jù)采樣。保持時(shí)間中EM_OE 信號(hào)將拉高,并在保持時(shí)間結(jié)束后,EM_CS[2]信號(hào)拉高。在整個(gè)周期中EM_WE_DQM、EM_WE、EM_RW信號(hào)始終為高電平。

1 2 > 
DSP FPGA EMIF接口

相關(guān)閱讀

暫無(wú)數(shù)據(jù)

一周熱門