在現(xiàn)今網(wǎng)絡(luò)通訊領(lǐng)域，伴隨系統(tǒng)數(shù)據(jù)速率、時(shí)鐘速率的提高，相應(yīng)處理器的工作頻率也有所提高，數(shù)據(jù)、語音、圖像的傳輸速度已遠(yuǎn)遠(yuǎn)高于500Mbps，百兆的數(shù)值應(yīng)用越來越廣泛。數(shù)字系統(tǒng)速度的提高意味著信號的升降時(shí)間縮短，由數(shù)字信號頻率和邊沿速率提高而產(chǎn)生的一系列高速設(shè)計(jì)問題也變得顯而易見。當(dāng)信號的互連延遲大于邊沿信號翻轉(zhuǎn)時(shí)間的20%時(shí)，板上的信號導(dǎo)線會出現(xiàn)傳輸線效應(yīng)，這樣的設(shè)計(jì)就稱為高速設(shè)計(jì)。
高速問題的出現(xiàn)給硬件設(shè)計(jì)帶來了更大的挑戰(zhàn)，有許多從邏輯角度看來正確的設(shè)計(jì)，如果在實(shí)際PCB設(shè)計(jì)中處理不當(dāng)就會導(dǎo)致整個設(shè)計(jì)失敗，這種情形在日益追求高速的網(wǎng)絡(luò)通信領(lǐng)域更加明顯。專家預(yù)測，在未來的硬件電路設(shè)計(jì)開銷方面，邏輯功能設(shè)計(jì)的開銷將大為縮減，而與高速設(shè)計(jì)相關(guān)的開銷將占總開銷的80%甚至更多。高速問題已成為系統(tǒng)設(shè)計(jì)能否成功的重要因素之一。
因高速問題產(chǎn)生的信號過沖、下沖、反射、振鈴、串?dāng)_等將嚴(yán)重影響系統(tǒng)的正常時(shí)序，系統(tǒng)時(shí)序余量的減少迫使人們關(guān)注影響數(shù)字波形時(shí)序和質(zhì)量的各種現(xiàn)象。由于速度的提高使時(shí)序變得苛刻時(shí)，無論事先對系統(tǒng)原理理解得多么透徹，任何忽略和簡化都可能給系統(tǒng)帶來嚴(yán)重的后果。在高速設(shè)計(jì)中，時(shí)序問題的影響更為關(guān)鍵，本文將專門討論高速設(shè)計(jì)中的時(shí)序分析及其仿真策略。
1 公共時(shí)鐘同步的時(shí)序分析及仿真
在高速數(shù)字電路中，數(shù)據(jù)的傳輸一般都通過時(shí)鐘對數(shù)據(jù)信號進(jìn)行有序的收發(fā)控制。芯片只能按規(guī)定的時(shí)序發(fā)送和接收數(shù)據(jù)，過長的信號延遲或信號延時(shí)匹配不當(dāng)都可能導(dǎo)致信號時(shí)序的違背和功能混亂。在低速系統(tǒng)中，互連延遲和振鈴等現(xiàn)象都可忽略不計(jì)，因?yàn)樵谶@種低速系統(tǒng)中信號有足夠的時(shí)間達(dá)到穩(wěn)定狀態(tài)。但在高速系統(tǒng)中，邊沿速率加快、系統(tǒng)時(shí)鐘速率上升，信號在器件之間的傳輸時(shí)間以及同步準(zhǔn)備時(shí)間都縮短，傳輸線上的等效電容、電感也會對信號的數(shù)字轉(zhuǎn)換產(chǎn)生延遲和畸變，再加上信號延時(shí)不匹配等因素，都會影響芯片的建立和保持時(shí)間，導(dǎo)致芯片無法正確收發(fā)數(shù)據(jù)、系統(tǒng)無法正常工作。
所謂公共時(shí)鐘同步，是指在數(shù)據(jù)的傳輸過程中，總線上的驅(qū)動端和接收端共享同一個時(shí)鐘源，在同一個時(shí)鐘緩沖器(CLOCK BUFFER)發(fā)出同相時(shí)鐘的作用下，完成數(shù)據(jù)的發(fā)送和接收。圖1所示為一個典型的公共時(shí)鐘同步數(shù)據(jù)收發(fā)工作示意圖。圖1中，晶振CRYSTAL產(chǎn)生輸出信號CLK_IN到達(dá)時(shí)鐘分配器CLOCK BUFFER，經(jīng)CLOCK BUFFER分配緩沖后發(fā)出兩路同相時(shí)鐘，一路是CLKB，用于DRIVER的數(shù)據(jù)輸出;另一路是CLKA，用于采樣鎖存由DRIVER發(fā)往RECEIVER的數(shù)據(jù)。時(shí)鐘CLKB經(jīng)Tflt_CLKB一段飛行時(shí)間(FLIGHT TIME)后到達(dá)DRIVER，DRIVER內(nèi)部數(shù)據(jù)由CLKB鎖存經(jīng)過TCO_DATA時(shí)間后出現(xiàn)在DRIVER的輸出端口上，輸出的數(shù)據(jù)然后再經(jīng)過一段飛行時(shí)間Tflt_DATA到達(dá)RECEIVER的輸入端口;在RECEIVER的輸入端口上，利用CLOCK BUFFER產(chǎn)生的另一個時(shí)鐘CLKA(經(jīng)過的延時(shí)就是CLKA時(shí)鐘飛行時(shí)間，即Tflt_CLKA)采樣鎖存這批來自DRIVER的數(shù)據(jù)，從而完成COMMON CLOCK一個時(shí)鐘周期的數(shù)據(jù)傳送過程。
以上過程表明，到達(dá)RECEIVER的數(shù)據(jù)是利用時(shí)鐘下一個周期的上升沿采樣的，據(jù)此可得到數(shù)據(jù)傳送所應(yīng)滿足的兩個必要條件：①RECEIVER輸入端的數(shù)據(jù)一般都有所要求的建立時(shí)間Tsetup，它表示數(shù)據(jù)有效必須先于時(shí)鐘有效的最小時(shí)間值，數(shù)據(jù)信號到達(dá)輸入端的時(shí)間應(yīng)該足夠早于時(shí)鐘信號，由此可得出建立時(shí)間所滿足的不等式;②為了成功地將數(shù)據(jù)鎖存到器件內(nèi)部，數(shù)據(jù)信號必須在接收芯片的輸入端保持足夠長時(shí)間有效以確保信號正確無誤地被時(shí)鐘采樣鎖存，這段時(shí)間稱為保持時(shí)間，CLKA的延時(shí)必須小于數(shù)據(jù)的無效時(shí)間(INVALID)，由此可得出保持時(shí)間所滿足的不等式。
