電路可靠性,也就是電路抗電氣故障的魯棒性,它日益成為IC設(shè)計(jì)師的關(guān)注點(diǎn)。有很多問題多年來已為人所知,有時(shí)人們覺得可靠性風(fēng)險(xiǎn)主要是最新制程才會(huì)面臨的問題。小器件、細(xì)導(dǎo)線、薄柵氧化層受到過度電性應(yīng)力的影響,而新制程世代，對(duì)特定形狀、圖案也更為敏感。然而,如果設(shè)計(jì)師在成熟節(jié)點(diǎn)上不存在電路可靠性問題的話,那他今后的電路設(shè)計(jì)中很可能面臨著潛在風(fēng)險(xiǎn)。
這是為何?
因?yàn)榧词故窃诔墒斓闹瞥躺?, 工程師們也會(huì)從上面不斷榨取性能、功能、面積及其他相關(guān)指標(biāo) , 以期獲得更高的投資回報(bào)(ROI)。越老的制程的不確定性可能會(huì)越少 , 但每一輪新的設(shè)計(jì)浪潮都會(huì)因?yàn)橛胁煌膽?yīng)用需求、及環(huán)境條件而引發(fā)新的可靠性問題。例如 , 汽車和醫(yī)療相關(guān)應(yīng)用芯片設(shè)計(jì)目前是采用成熟制程技術(shù)的新驅(qū)動(dòng)力量。這些應(yīng)用和采用前沿制程的常見消費(fèi)型應(yīng)用相比 , 具有完全不同的設(shè)計(jì)需求及工作環(huán)境。
這樣就需要有新的工具和方法 , 來確保新制程和成熟制程的電路可靠性。例如, 汽車設(shè)備上更高的電壓導(dǎo)致了更高的EOS風(fēng)險(xiǎn) , 因此設(shè)計(jì)師需要更努力來確保具有較薄的柵氧化層的數(shù)字晶體管不會(huì)連接到50伏的電源上。不僅如此,采用高壓設(shè)計(jì)的電路也需要增大特定位置上的版圖圖案間間距。
針對(duì)這樣設(shè)計(jì)的驗(yàn)證 , 我們只需要檢查某些特定區(qū)域即可 , 如果將整個(gè)芯片都執(zhí)行符合高壓設(shè)計(jì)規(guī)則的較大間距DRC檢查 , 則將導(dǎo)致極端保守的設(shè)計(jì)考慮 , 以及過大的裸片面積和更高的制造成本。
有限的傳統(tǒng)方法
很多設(shè)計(jì)團(tuán)隊(duì)采用用戶生成(user-generated)的標(biāo)志層(marker layers)或文本點(diǎn)(text points)來檢查EOS問題 , 但這是容易出錯(cuò)的方法 , 需要設(shè)計(jì)師人工判定電壓如何在電路節(jié)點(diǎn)之間變化、并人工標(biāo)出需要符合高壓設(shè)計(jì)規(guī)則的正確區(qū)域。隨著電路功能的密集改版更新 , 標(biāo)志層(marker layers)是極難保持的。
在芯片設(shè)計(jì)日益復(fù)雜的今天 , 我們也面臨了其他的風(fēng)險(xiǎn)：靜電放電(ESD)、閂鎖(latch-up)、電遷移(EM)等已知故障機(jī)制不能為標(biāo)準(zhǔn)設(shè)計(jì)做法所完全防止。
其中電遷移在很多代IC上一直是困擾設(shè)計(jì)師的問題。然而 , 結(jié)合了更高驅(qū)動(dòng)強(qiáng)度和采用更細(xì)導(dǎo)線在14/16nm實(shí)現(xiàn)的FinFET技術(shù) , 成為因電遷移而產(chǎn)生的電路故障的另一個(gè)起因。采用傳統(tǒng)方法進(jìn)行EM檢查 , 將耗費(fèi)巨大的運(yùn)算資源 , 需要在整個(gè)芯片的每一個(gè)部分都提取寄生模型、進(jìn)行電流仿真和標(biāo)注最后結(jié)果。常見的16nm/14nm片上系統(tǒng)會(huì)有數(shù)十億個(gè)組件 , 想當(dāng)然耳 , 而進(jìn)行這樣的傳統(tǒng)檢查過程將非常緩慢 , 是不可接受的。
此外也因?yàn)槟壳八圃斓木w管柵極下的氧化層更薄 , 使得相關(guān)器件更容易受到EOS的影響。更困難的是 , 由于現(xiàn)代省電芯片的設(shè)計(jì) , 大多數(shù)都采用多電源域(multi-power-domain)的策略 , 意味著一個(gè)芯片可能有著數(shù)十個(gè)不同的電源供電。這種更大的復(fù)雜性使得檢查出完整的潛在EOS問題變得極度困難。實(shí)際上 , 整個(gè)芯片的EOS檢查超出了以往各種工具所提供的標(biāo)準(zhǔn)電路仿真和驗(yàn)證方法的能力。
